Bên trong một máy tính RISCPipelini

Bên trong một máy tính RISC

Pipelining: Một chính RISC kỹ thuật
Nhà thiết kế RISC có liên quan chủ yếu với việc tạo ra các chip nhanh nhất có thể, và do đó, họ sử dụng một số kỹ thuật, bao gồm cả pipelining.
Pipelining là một kỹ thuật thiết kế nơi phần cứng của máy tính xử lý các chỉ dẫn nhiều hơn một lúc một thời gian, và không chờ đợi cho một hướng dẫn để hoàn thành trước khi bắt đầu kế tiếp.

Nhớ bốn giai đoạn trong máy CISC điển hình của chúng tôi? Họ đã lấy, giải mã, thực hiện và viết. Những giai đoạn cùng tồn tại trong một máy tính RISC, nhưng giai đoạn này được thực hiện song song. Ngay sau khi hoàn thành một sân khấu, nó đi vào kết quả của giai đoạn tiếp theo và sau đó bắt đầu làm việc trên một chỉ dẫn.

Như bạn có thể nhìn thấy từ các hình ảnh động trên, hiệu suất của một hệ thống pipelined phụ thuộc vào thời gian chỉ cho bất kỳ một giai đoạn được hoàn thành---không phải trên tổng số thời gian cho tất cả các giai đoạn như với thiết kế không pipelined.

Trong một thiết kế RISC điển hình pipelined, chỉ dẫn từng mất 1 chu kỳ đồng hồ cho từng giai đoạn, do đó, bộ vi xử lý có thể chấp nhận 1 hướng dẫn mới cho đồng hồ. Pipelining không cải thiện độ trễ của hướng dẫn (hướng dẫn từng vẫn yêu cầu cùng một lượng thời gian để hoàn thành), nhưng nó cải thiện tổng thể thông qua.

Như với các máy tính CISC, lý tưởng không luôn luôn đạt được. Đôi khi pipelined hướng dẫn mất nhiều hơn một đồng hồ để hoàn thành một sân khấu. Khi điều đó xảy ra, bộ vi xử lý đã đứng và không chấp nhận hướng dẫn mới cho đến khi các hướng dẫn chậm đã chuyển sang giai đoạn tiếp theo.

Kể từ khi bộ vi xử lý là ngồi nhàn rỗi khi ngừng lại, nhà thiết kế và lập trình hệ thống RISC làm cho một nỗ lực có ý thức để tránh quầy hàng. Để làm điều này, nhà thiết kế sử dụng một số kỹ thuật, như thể hiện trong các phần sau.

Vấn đề hiệu suất hệ thống pipelined
Một bộ xử lý pipelined có thể đứng cho một loạt các lý do, bao gồm cả sự chậm trễ trong việc đọc thông tin từ bộ nhớ, một hướng dẫn người nghèo đặt thiết kế, hoặc quan hệ phụ thuộc giữa các hướng dẫn. Trang sau xem xét một số cách thiết kế chip và thiết kế hệ thống đang giải quyết những vấn đề này.

Tốc độ bộ nhớ
Vấn đề tốc độ bộ nhớ thường được giải quyết bằng cách sử dụng cache. Một bộ nhớ cache là một phần của bộ nhớ nhanh chóng đặt giữa bộ xử lý và bộ nhớ chậm hơn. Khi bộ vi xử lý muốn đọc một vị trí trong bộ nhớ chính, vị trí đó cũng được sao chép vào bộ nhớ cache. Tiếp theo các tham chiếu đến địa điểm đó có thể đến từ bộ nhớ cache, sẽ trả về một kết quả nhanh hơn nhiều so với bộ nhớ chính.

Cache trình bày một vấn đề lớn với hệ thống thiết kế và lập trình, và đó là vấn đề của sự liên lạc. Khi bộ vi xử lý viết một giá trị vào bộ nhớ, kết quả đi vào bộ nhớ cache thay vì đi trực tiếp vào bộ nhớ chính. Do đó, phần cứng đặc biệt (thường được thực hiện như một phần của bộ vi xử lý) cần phải ghi các thông tin bộ nhớ chính trước khi một cái gì đó khác cố gắng đọc vị trí đó hoặc trước khi tái sử dụng là một phần của bộ nhớ cache một số thông tin khác nhau.

Hướng dẫn độ trễ
Một tập lệnh được thiết kế kém có thể gây ra một bộ xử lý pipelined để đứng thường xuyên. Một số vấn đề khu vực phổ biến hơn là:

Hướng dẫn được mã hóa cao---chẳng hạn như những người sử dụng trên các máy CISC---mà yêu cầu một ulating và thử nghiệm thed của cal để giải mã
Hướng dẫn thay đổi chiều dài yêu cầu nhiều tài liệu tham khảo để nhớ để lấy trong giảng dạy toàn bộ.
Hướng dẫn truy cập mà bộ nhớ chính (thay vì đăng ký), kể từ khi bộ nhớ chính có thể làm chậm
Hướng dẫn phức tạp đòi hỏi nhiều đồng hồ để thực hiện (nhiều floating-point hoạt động, ví dụ.)
Hướng dẫn mà cần phải đọc và viết tương tự đăng ký. Ví dụ: "THÊM 5 để đăng ký 3" đã phải đọc đăng ký 3, thêm 5 tới giá trị đó, sau đó viết 5 trở lại để đăng ký cùng (mà vẫn có thể "bận rộn" từ các hoạt động đọc trước đó, gây ra các bộ vi xử lý để đứng cho đến khi đăng ký trở thành có sẵn.)
Sự phụ thuộc vào nguồn tài nguyên điểm đơn như một điều kiện mã đăng ký. Nếu một hướng dẫn bộ điều kiện trong các điều kiện đăng ký mã và các chỉ dẫn sau cố gắng đọc những bit, các hướng dẫn thứ hai có thể đứng cho đến khi hoàn tất các hướng dẫn đầu tiên viết.

Kết quả (Anh) 1:

Inside a RISC computerPipelining: a RISC-technicalThe RISC designers are concerned primarily with the creation of the fastest chip possible, and so they use a number of techniques, including pipelining. Pipelining is a technique where the design of the hardware of the computer to handle more than one instruction at a time, and not waiting for a guide to complete before starting the next.Remember the four stages in our typical CISC machines? They were retrieved, decrypted, performed and written. The same period survive in a RISC computer, but this phase is done in parallel. Shortly after completing a stage, it goes to the results of the next stage and then start working on a lead.As you can see from the pictures above, the performance of a pipelined system depends on time just for any one phase is complete--not on the total time for all the stages as with design not pipelined.In a typical pipelined RISC design, only instructions takes 1 clock cycle for each stage, so the processor can accept 1 new tutorial for the clock. Pipelining does not improve the latency of the tutorial (step-by-step instructions still requires the same amount of time to complete), but it improves overall through.As with the CISC machine, the ideal is not always achieved. Pipelined instruction sometimes takes more than a clock to complete a stage. When that occurs, the processor has to stand and do not accept new instructions until the Guide slowly moved on to the next stage.Since the processors are sitting idle when stopped, designers and programmers, RISC systems make a conscious effort to avoid stalls. To do this, the designer used a number of techniques, as shown in the following sections.Pipelined system performance issuesA pipelined processor can stand for a variety of reasons, including delays in reading the information from memory, a poor guide to latest designs, or dependencies between instructions. Next consider some ways chip design and system design are addressing these issues.Memory speedMemory speed problem is often solved by using the cache. A cache is a section of memory quickly placed between the processor and memory more slowly. When the processor wants to read a location in main memory, the location of which was also copied to the cache. The next reference to location that can come from the cache, will return a results much faster than main memory. Cache presents a major problem with the system design and programming, and that is the problem of coherency. When the processor writes a value into memory, the result goes in your cache instead of going directly into main memory. Therefore, special hardware (usually done as part of the processor) need to write the information to the main memory before something else trying to read it or before reuse is part of a cache of information.Instruction latencyA script is poorly designed can cause a pipelined processor to stand frequently. Some of the more common problem areas are:High-encryption instructions--such as those used on the CISC machines---that requires a trial and ulating thed by cal to decodeGuide to change length requires multiple references to remember to take in the entire teaching.Instructions that access main memory (instead of), since main memory can slowComplex instructions requiring many clock to make (many floating-point operations, for example.)Tutorials that need to read and write the same register. For example: "add 5 to register 3" had to read register 3, add 5 to that value, then write 5 back to sign the same (which can still "busy" from the previous read operation, causing the processor to stand until registration becomes available.)Dependence on single point resources as a condition of the registration code. If a guide the condition in the condition of registration code and instructions to try reading the bit, the second tutorial can stand until the completion of the first tutorial writing.

Kết quả (Anh) 2:

Inside a computer RISC

Pipelining: A major technical RISC
RISC designers concerned primarily with the creation of the chip as quickly as possible, and therefore, they use a number of techniques, including pipelining.
Pipelining is a technique where the design of computer hardware to handle more than one instruction at a time, and do not wait for an instruction to complete before starting the next.

Remember the four phases in a typical CISC machines we? They took, decode, execute and write. These phases coexist in a RISC computer, but this phase is done in parallel. Shortly after completing a stage, it goes to the results of the next stage and then start working on a lead.

As you can see from the animation above, the performance of a pipelined system depends on the time just for any one phase is completed --- not on the total time for all phases as non-pipelined design.

In a typical pipelined RISC design, each instruction takes 1 clock cycle for each stage, so the processor can accept one new guidelines for the clock. Pipelining not improve latency of instructions (instructions step still requires the same amount of time to complete), but it improves the overall throughput.

As with the CISC computer, the ideal is not always achieved. Sometimes pipelined instructions take more than one clock to complete a stage. When that happens, the processor has to stand and does not accept new guidelines until the guide slowly turned to the next stage.

Since processors are sitting idle when stopped, designers and programmers RISC systems make a conscious effort to avoid stalls. To do this, designers use several techniques, as shown in the following sections.

System performance problems pipelined
A pipelined processor can stand for a variety of reasons, including delays in reading information from the memory, a poor guide book design, or related accessories located between the guides. Forward consider some way chip designers and system designers are addressing these issues.

Speed Memory
Speed Memory Problems usually solved by using the cache. A cache is a fast memory component placed between the processor and memory is slower. When the processor wants to read a location in main memory, that position was also copied to the cache. Subsequent references to that place can come from cache, returns a result faster than main memory.

Cache presents a major problem with the system design and programming, and it is a matter of communication. When the processor writes a value into memory, the results go to the cache instead of going directly to the main memory. Therefore, special hardware (often done as part of the processor) to keep in the main memory information before something else trying to read or before that location is reused part of the cache some different information.

Guide latency
A poorly designed scripts can cause a pipelined processor to stand frequently. Some problems are more common areas:

High-coded instructions --- such as those used on CISC machines --- that requires a test ulating and thed of cal to decipher
Guide length changes require references to remember to take in the whole teaching.
Access Guide that main memory (instead of registration), since the main memory can slow
Guide requires more complex to implement clock (many floating-point operations, for example.)
User leads that need to read and write the same register. For example, "5 to register MORE 3" had to read register 3, add 5 to that value, then write back to registered 5 along (that can still "busy" from the previous read operation which causes the processor to stand until the registration becomes available.
) The dependence on natural resources as a condition of single point registration code. If a guiding set of conditions in the conditional registration code and instructions after trying to read the bit, the second guide can stand until the completion of the first written instructions.

Kết quả (Anh) 3:

In a reduced instruction set computerPipelining technology: first, the reduced instruction setReduced instruction set design is mainly related to the generation of chips, the fastest possible, so they use some of the technologies, including pipelining.Pipelining is a technical hardware designed to handle multiple instructions at a time when computers are not waiting for a wizard to complete before starting the next.Remember the model in the four stage, we CISC machine? They take, decoding, execution, and writing phases coexist on a reduced instruction set computer, but this phase is parallel. When I finish the result of a phase, it goes into the next stage and then starts working on an indication.As you can see moving from the image, the performance of a system pipelined depends only on the completion of any phase of the time, not at all stages of the number of times, such as with the design not pipelined.In a typical design pipelined RISC instruction set, an instruction cycle table loses every phase, so that the processor can accept a new instruction table. Pipelining delay does not improve the guidance (instruction once required at the same time to complete the amount), but it can always be improved by.Give your Computer CISC, always cannot achieve ideal. Sometimes pipelined conducted multiple clock to complete the stage. When this happens, the processor has stood not to accept new instructions and instructions, until you have to switch to slow the next stage.Since the processor is stopped in idle time, the designer and programming system streamlined instruction sets for a conscious effort to avoid stalls. To do this, designers use some of the techniques, as in the back part.Pipelined system performance problemsA pipelined processor can be a number of reasons, including the delay information reading instruction from memory, a poor, or dependence between guide page to consider some design and chip design system in solving these problems.Memory speedThe memory speed problem is usually solved by using the cache. A cache is part of memory that quickly speeds up the processor and memory. When the processor needs to read a location in memory, this location is also copied to the cache. You can return a result from the cache to the next reference location, much faster than memory.The large cache problem presents a systematic design and programming, which is a problem link when the processor writes a value to memory and results into the cache instead of accessing the memory directly. Therefore, special hardware (as part of the processor that is often executed) to write its own memory information in other locations, or try to read before re using the cache part, some different information.Instruction delayBad scripting can also cause processors to frequent pipelined stations. Some of the more common problems in some areas are:Instruction encoding high - for example using decoding in the man-machine - CISC - Requirements and test ulating thed CalChange the direction of the length of the required reference material, to the entire teaching.Access to memory instructions (rather than their own registration), because it can slow memoryMany complex instructions are required to perform (table floating - multipoint operations, for example).Command, need to read and write the same registration. For example: "five let register" to read the value of 3 to 5, and then return to write the registration of the five (also can be associated with the "busy" before reading the activities, resulting in the processor until the station register to become available.) ()Resource dependent registration code as a single point condition